求助关于system generator转化vhdl语言
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求助关于system generator转化vhdl语言
我用sysgen做了一个乘加单元 在simulink里面仿真通过了，就是转化的vhdl时候老出错 请前辈们指点迷津
[此贴子已经被作者于2007-10-29 16:40:10编辑过] |
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