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FPGA全局时钟处理

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look_w发表于 2017-10-20 21:10 | 只看该作者

FPGA全局时钟处理

本帖最后由 look_w 于 2017-10-20 21:59 编辑

FPGA中所有模块使用的时钟都应该是全局时钟经过锁相环分频后产生的时钟，以防止跨时钟域问题。
一般在使用PLL时，可以这样配置IP核，
则不用再使用原语BUFG,IBUFG处理。


当Drives选择No buffer，则需要使用原语来处理时钟。


对于普通IO口，不能直接驱动BUFG,IBUFG，则需要进行处理，具体实例如下：
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