1、问 ：请教控制 XST 插入 buffer 的方法？
答 ：1、用 buffer_type 约束。具体使用方法在 XST User Guide。
2、手动插入 BUFG，然后设置允许使用 BUFG 的数量，那么手动插入的将拥有高优先级而先占用了BUFG。
2、问 ：ISE 软件中给出的综合报告与静态时序分析报告中都含有工作频率，请问哪一个是 FPGA 能够实际工作的频率？
答 ：经过映射和布线后的频率值才是 FPGA 可以真正跑到的频率值看静态时序分析报告，基本是这个数值。
通过查看 ISE9.1.03 的 Implement Design>Place&Route>Generate Post-Place&Route Static Timing 的数据，可以查看到比较接近实际情况的报告数据。
3、问 ：在后端布局布线之前怎么确定系统的最高工作频率？是一点一点的往上升频还是有什么计算公式？在综合之后呢？综合用的 std 基本上也没有什么延迟信息吧？
答 ： 看时序报告，里面有 fmax，推算的方法是根据关键路径来计算的，也就是逻辑中延时最长的那条路径，这条路径的能满足的建立保持时间就是电路中时序部分能达到的最小周期。
4、 问：modelsim 仿真报错 comparetest.v[1]:near "t":illegel base specifer in numenic constant 是什么错误？
答 ：语法错误。检查第一行第一个符号，区别单引号‘ 和预编译符号 `。
5、问 ：什么综合器能看到每个子模块的面积？好像 synplify 不行。有哪个综合器可以呢？
答 ：ISE 10.1 在 PAR 之后有报告，可以分模块报告 ；Synplify 老版本没看到有分模块的。
6、问 ：请教关于 DCM 的 LOCKED 信号，使用 DCM 的时候遇到了一些问题，在每次开关电源的时候，好像因为电磁干扰的影响 ( 怀疑是 )，用示波器观察，DCM 的输出时钟突然没了，而输入时钟是还有的，但 LOCKED 信号一直为高。进一步观察，发现在开关电源时，输入时钟的确会产生抖动，这样导致DCM 失锁所以产生不出时钟了吗？但为什么 LOCKED 信号一直为高？望指教，谢谢！
答 ：请参考 UG-190，P57 前后，Input Clock Changes 部分。
7、问 ：1.synplify 的综合出的网表是否是其它 EDA 可以通用的？
2.synplify 的综合出的网表与绘制 PCB 板所调用的网表有什么不同，格式是否相同？
3. 我在 synplify 中找不到其综合出的网表文件，只看到可视元件。不知最终给出的网表文件是什么？
4. 目前的 FPGA/ASIC 综合工具其综合的网表是否有统一规范？
答 ：1、syplify 作为第三方工具，综合处的网表是其他的 EDA 工具可以通用的，这里指的 EDA 工具是指设计 FPGA 的 EDA 工具，而不是 protel 什么的。
2、PCB 的网表和synplify 的网表不是一个概念，pcb 的网表是分立元件的连线和约束网表，而synplify 综合出的网表是用于 FPGA 内部布局布线用的。
3、synplify 貌似可以综合处不同后缀名的网表，你看下你的工程名和指定的后缀，然后就可以找到了。
4、目前的 FPGA/ASIC 的综合工具的网表不是很统一的，但是大同小异，你懂的一种就很容易懂另外的。
8、问 ：可否解释下 FPGA 时序约束设置方法，目前在做一个项目，功能仿真正确，但想进一步优化设计，采用怎样的时序约束才能达到目标呢？
答 : 优化代码，可以从代码风格的角度出发，这就涉及到对整个系统的理解，例如如何对系统进行划分，是否进行有必要的流水或者重定时。时序约束包括时钟约束、关键路径的约束等等。这还是要求你对整个设计有深入的理解。时钟约束是全局约束，在 Synplify Pro 下很好实现，在 SDC 中定义时钟频率即可。在代码上的小打小闹对系统的时序影响不大，主要是对系统的分析工作做透了，像上面说的，对系统模块的划分，比如说相同功能的模块放到一个模块中去，若是可能时钟只用一个，上全局等等。
9、问：请教一个关于 fpga 芯片引脚的问题 ( 非常奇怪啊 ) 补充资料：产品型号是 Virtex II pro xc2vp40 FG676。现在发现引脚 U12,U13 和引脚 A1 短路，但是引脚 U12,U13 为 bank5 的 VCCO，外面接的是直流 3.3V，引脚 A1 为 GND，接的是数字地。同样引脚 U14,U15 为 bank4 的 VCCO，接的是直流 3.3V，它们也和引脚 A1(GND，接的是数字地 ) 短路。由于我们买了两片这个型号的芯片，所以两片的引脚都相同的测了一下，发现两片芯片的状况一样。所以我觉得芯片本身可能没有问题。但是这又很让人难以理解，而且如果一加电的话，那么直流 3.3V电源就会和数字地 (GND) 直接短路，所以我们现在迫切想得到哪位大虾的答复。
答 : 首先要确定你的测试操作正常，在此前提下注意 ：
1、搭焊或松香等脏东西未擦干净 ( 未焊接除外 )
2、反向二极管，或者是使用时管脚已经烧坏 ( 如输出低电平时外加了高电平 )
3、你可能被经销商忽悠了，给你的是处理过的旧片子 ( 遇见过多次，尤其是在中关村 )
4、FPGA 下面的管脚可能短接了赛灵思的 FPGA 有些电源管脚和地之间的电阻值只有几十欧，有些万用表会报短路。
10、问 ：如何察看特定信号的 fanout ？我的设计中信号很多，成千上万个。请问我在用 synplify 综合后能不能查看特定信号的 fanout? 如果能按从大到小排列就更好了。请指点！
答： 在 RTL 视图下，选中待查看信号对应网线，然后在左边的窗口中就会高亮显示 ( 在以 Nets 命名的文
件夹里，会显示该网线的 Fanout) |
