赛灵思SSI技术为FPGA带来全新密度、带宽和功耗优势-2

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赛灵思用一种创新方式将多种业经验证的技术进行优化组合实现了该解决方案。通过将硅通孔 (TSV) 和微凸块技术与其创新型 ASMBLTM 架构完美组合，赛灵思正在构建新系列 FPGA 产品，其容量、性能、功能和功耗特性足以应对“可编程技术势在必行”这一发展趋势。图 1 是由 4 个 FPGA 芯片 Slice、硅中介层和封装基片构成的堆叠芯片顶视图。赛灵思利用堆叠硅片互联技术将增强型 FPGA 芯片 Slice 与无源硅中介层相集成，所开发出的堆叠芯片实现了成千上万条芯片间连接，能够提供超高芯片间互联带宽，功耗显著下降，且时延仅为标准I/O的五分之一。

　　图 1：基于堆叠硅片互联技术的芯片顶视图

　　硅中介层最初是针对各种芯片堆叠设计方法而开发的，具有模块化设计灵活性和高性能集成度，适用于多种应用。硅中介层相当于硅片中一种微型电路板，其上并行放置多个芯片并相互连接。堆叠硅片互联技术可以避免将多个 FPGA 芯片上下堆叠带来的功耗和可靠性问题。与有机或者陶瓷基片相比，硅中介层能够提供更好的互联几何构造(走线间距可缩小约 20 倍)，以提供器件规模的互联层级，实现超过 1 万条芯片间连接。
　　用带微凸块的 FPGA 芯片 Slice 实现堆叠硅片集成
　　赛灵思专有的 ASMBL架构是赛灵思堆叠硅片互联技术的基础。ASMBL 架构是一种由赛灵思 FPGA 构建块构成的模块化结构。而这些构建块就是可以实现关键性功能的模块，诸如可配置逻辑块 (CLB)、block RAM、DSP Slice、SelectIOTM 接口以及串行收发器等。赛灵思工程师将这些模块按分类组成模块列，然后将这些列组合在一起就成了 FPGA。通过调整列的高度和排列方式，赛灵思工程师可以开发出各种具有不同逻辑、存储器、DSP 和 I/O 资源数量及组合方式的FPGA(如图 2 所示)。FPGA 中还包括其他模块，诸如用于生成时钟信号以及使用比特流数据对 SRAM 单元编程，完成器件配置，实现最终用户所需功能。

　　图 2：基于 ASMBL 架构的 FPGA 结构图

　从基本的 ASMBL 架构出发，赛灵思已经推出了实现堆叠硅片集成的三项重大改进(如图3 所示)。首先，每个芯片 Slice 接收自己的时钟和配置电路。其次，对走线架构进行了改进，通过对芯片进行表面钝化处理，实现了 FPGA 逻辑阵列内部布线资源的直接连接，绕开了传统的并行和串行 I/O 电路。第三，对每个芯片 Slice 进行进一步加工，形成微凸块，以便将芯片连接到硅基片上。与采用传统 I/O 相比，正是这项创新使连接的数量大幅增加，同时又显著降低了时延和功耗(与标准 I/O 相比，单位功耗芯片间连接功能提高了 100 倍)。

　　图 3：针对硅片堆叠集成进行优化的 FPGA 芯片 Slice

　　硅通孔技术实现硅中介层
　　无源硅中介层负责 FPGA 芯片的互联。它采用风险低、良率高的 65nm 工艺技术制造而成，拥有四个金属化层，以构建用以连接多 FPGA 芯片的逻辑区的成千上万条迹线。(如图 4 所示)

　　图 4：无源硅中介层

　　图5是已经组装完成的芯片堆叠的“X 光透视图”。它在无源硅中介层上并行放置了四个堆叠的FPGA芯片(底视图)。通过透明显示，可以观察到用硅中介层上的走线连接起来的 FPGA 芯片 Slice(未缩放)。

　　图5：组装完成的芯片堆叠的“X光透视图”