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FPGA复位的可靠性设计方法（2） FPGA/CPLD可编程逻辑 yshc 2017-6-21 0 / 515 yshc 2017-6-21 10:25
射频识别芯片设计中时钟树功耗的优化与实现（2） 测试测量 zhouxinan 2017-5-20 0 / 380 zhouxinan 2017-5-20 10:41
Verilog FOR循环 实现 数字电路 yuyang911220 2017-4-24 0 / 1352 yuyang911220 2017-4-24 15:59
verilog中阻塞赋值和非阻塞赋值 数字电路 yuyang911220 2017-4-24 0 / 1014 yuyang911220 2017-4-24 15:58
硬件描述语言Verilog HDL设计进阶之： 逻辑综合的原则以及可综合的代码设计风格 FPGA/CPLD可编程逻辑 冰封 2017-3-25 0 / 508 冰封 2017-3-25 22:16
硬件描述语言Verilog HDL设计进阶之：有限状态机的设计原理及其代码风格之二 FPGA/CPLD可编程逻辑 冰封 2017-3-25 0 / 447 冰封 2017-3-25 22:16
verilog HDL基础之：实例3 数字跑表 FPGA/CPLD可编程逻辑 冰封 2017-3-25 0 / 335 冰封 2017-3-25 22:11
时序逻辑电路 FPGA/CPLD可编程逻辑 冰封 2017-3-25 0 / 401 冰封 2017-3-25 19:23
有限状态机的设计原理及其代码风格2 FPGA/CPLD可编程逻辑 冰封 2017-3-25 0 / 563 冰封 2017-3-25 19:09
逻辑综合的原则以及可综合的代码设计风格 FPGA/CPLD可编程逻辑 冰封 2017-3-25 0 / 499 冰封 2017-3-25 19:06
复位设计中的结构性缺陷及解决方案（3） ARM yshc 2017-3-24 0 / 400 yshc 2017-3-24 23:00
此通用电路可以实现任意奇数分频电路 嵌入式技术 zhouxinan 2017-3-24 0 / 386 zhouxinan 2017-3-24 20:45
FPGA开发技巧之同步复位与异步复位的理解 嵌入式技术 zhouxinan 2017-3-24 0 / 355 zhouxinan 2017-3-24 19:45
FPGA开发技巧之同步复位与异步复位的理解 嵌入式技术 zhouxinan 2017-3-24 0 / 405 zhouxinan 2017-3-24 19:44
如何写代码减少逻辑单元的使用数量 嵌入式技术 zhouxinan 2017-3-24 0 / 270 zhouxinan 2017-3-24 19:34
采用Verilog的数字跑表设计及实验 FPGA/CPLD可编程逻辑 冰封 2017-3-22 0 / 414 冰封 2017-3-22 23:00
Verilog代码覆盖率检查 FPGA/CPLD可编程逻辑 冰封 2017-2-25 0 / 530 冰封 2017-2-25 20:32
非阻塞赋值容易错语法点讨论 FPGA/CPLD可编程逻辑 yuyang911220 2017-2-20 0 / 437 yuyang911220 2017-2-20 20:50
ISE 全局时钟缓冲 FPGA/CPLD可编程逻辑 yuyang911220 2017-2-20 0 / 519 yuyang911220 2017-2-20 20:46
复位设计中出现的结构性缺陷及解决方案 ARM 冰封 2017-2-6 0 / 359 冰封 2017-2-6 18:50
复位设计中出现的结构性缺陷及解决方案之二 ARM 冰封 2017-2-6 0 / 346 冰封 2017-2-6 18:48
Verilog FOR循环 实现1 FPGA/CPLD可编程逻辑 冰封 2016-12-20 0 / 511 冰封 2016-12-20 14:05
一段式状态机和二段式状态机的区别？ FPGA/CPLD可编程逻辑 冰封 2016-12-20 0 / 349 冰封 2016-12-20 13:41
怎样用Verilog实现有限时钟个数的串并转换 FPGA/CPLD可编程逻辑 冰封 2016-12-20 0 / 355 冰封 2016-12-20 13:23
verilog HDL中wire和reg的区别 FPGA/CPLD可编程逻辑 冰封 2016-11-25 0 / 476 冰封 2016-11-25 15:21
reg型和memory型数据 FPGA/CPLD可编程逻辑 冰封 2016-11-25 0 / 521 冰封 2016-11-25 15:19
Verilog三段式状态机描述及模版 FPGA/CPLD可编程逻辑 冰封 2016-11-25 0 / 495 冰封 2016-11-25 15:15
错误使用派生时钟对逻辑时序的影响 DSP技术 冰封 2016-11-25 0 / 392 冰封 2016-11-25 14:57
【求助】：在ISE10.1功能仿真时正确，时序仿真结果出错 [ FPGA/CPLD可编程逻辑 yuchengze 2016-11-24 0 / 471 yuchengze 2016-11-24 21:49
做PS2发现的奇怪问题，求解答 FPGA/CPLD可编程逻辑 yuchengze 2016-11-24 0 / 366 yuchengze 2016-11-24 21:45
一个关于verilog的程序,请教下!! FPGA/CPLD可编程逻辑 yuchengze 2016-11-24 0 / 410 yuchengze 2016-11-24 21:33
两种写法，感觉应该更稳定，却出现了问题 FPGA/CPLD可编程逻辑 yuchengze 2016-11-24 0 / 324 yuchengze 2016-11-24 21:29
代码编译正确，但是不能按照设计显示，求大神指教 FPGA/CPLD可编程逻辑 yuchengze 2016-11-24 0 / 411 yuchengze 2016-11-24 21:22
verilog中要用到一个工作时钟，另一个是计数时钟，可是always不能嵌套，该怎么解决 ARM 冰封 2016-10-24 0 / 308 冰封 2016-10-24 22:02
并串转换有瑕疵 FPGA/CPLD可编程逻辑 冰封 2016-10-17 0 / 394 冰封 2016-10-17 22:18
FPGA复位的可靠性设计方法（2） FPGA/CPLD可编程逻辑 yshc 2016-9-24 0 / 406 yshc 2016-9-24 23:56
Verilog流水线加法器always块中应该采用阻塞赋值（=），还是非阻塞赋值（<=）？ FPGA/CPLD可编程逻辑 冰封 2016-9-18 0 / 308 冰封 2016-9-18 22:26
基于Verilog的高效率SPI模块,全静态,仅用15个宏 FPGA/CPLD可编程逻辑 yuyang911220 2016-9-11 0 / 428 yuyang911220 2016-9-11 20:47
Verilog语言BUG求助，谢谢！ FPGA/CPLD可编程逻辑 冰封 2016-9-4 0 / 572 冰封 2016-9-4 22:06
关于组合逻辑和时序逻辑的详细介绍(2) FPGA/CPLD可编程逻辑 yuyang911220 2016-8-4 2 / 583 yuchengze 2016-8-21 14:27
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