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标题: avalon总线的时钟频率是可以设置的吗 [打印本页]

作者: rayme2000 时间: 2005-5-22 11:12 标题: avalon总线的时钟频率是可以设置的吗

avalon总线的时钟频率是可以设置的吗

作者: huangsp 时间: 2005-5-24 13:33

实际上avalon总线时钟频率跟系统时钟是一样的.在Quartus4.2以后的版本可能有些变化.特别是在多CPU系统中共享资源的处理上.

作者: rayme2000 时间: 2005-5-25 00:23

如果要是总线时钟和系统时钟相同，那么挂接在avalon上的所有同步clk设备，工作周期都要受影响不是吗？那对于固定clk的外设，比如同步总线，两端系统时钟不同，就通讯不了了~~~的说。

作者: huangsp 时间: 2005-5-25 08:37

挂接在avalon上的所有设备都有一个接口,可以是自己下写也可以是USER LOGIC INTERFAE或者是ALTERA的模块.你都必须考虑CLK的问题,你可以参考ALTERA提供的例子中关于SDRAM中时钟问题.

作者: toty 时间: 2005-5-29 19:07

我最近也在做一个用户接口，请问你说得关于SDRAM的例子是哪一个？是SDRAM的PTF文件吗

作者: Stoneway 时间: 2005-7-9 17:26

avalon总线的时钟是跟据所连接的部件的时钟自动调整的，可以有多个时钟域。

作者: mage1982mage198 时间: 2005-7-9 20:18

不用调整

作者: cassiopeia 时间: 2005-9-8 17:15

为什么我在IDE下总是verify failure?报告的base address是exception address? 而我的exception 是用 SDRAM存放的，我认为时SDRAM没有工作，请问遇到这种情况，一般都是哪些地方可能出错？我把所有管脚分配都查了一遍，没有错误

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