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标题: 在Altera的FPGA中如何验证设计 [打印本页]

作者: stream33 时间: 2005-5-31 16:08 标题: 在Altera的FPGA中如何验证设计

请教：

将设计编译下载后，可以用signaltap逻辑分析仪实时捕获节点或引脚的信号，来验证设计是否正确。但对于一个设计来说，如何对已经下载到FPGA中的设计加激励？signaltap逻辑仪可以对信号加激励吗？

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