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标题: 《Altera FPGA/CPLD设计》－EDA先锋工作室新书推介 [打印本页]

作者: jedjed 时间: 2005-7-20 21:38 标题: 《Altera FPGA/CPLD设计》－EDA先锋工作室新书推介

经过EDA先锋工作室成员的悉心创作，FPGA/CPLD设计领域又一力作即将推向市场。
该书书名为：《Altera FPGA/CPLD设计》，分为“基础篇”与“高级篇”两册，将使读者从入门逐步进阶为设计高手行列。
该书的作者均为业界顶尖的设计专家，掌握者EDA业界最先进的技术和资料。在本书中融入了作者切身的经验和许多独到的见解，这些都是不可多得的财富。
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Altera FPGA/CPLD设计 —- 基础篇
第1章 FPGA/CPLD 简介 2
1.1 可编程逻辑设计技术简介 3
1.2 FPGA/CPLD的基本结构 4
1.3 FPGA/CPLD的设计流程 12
1.4 FPGA/CPLD的常用开发工具 16
1.5 下一代可编程逻辑设计技术展望 20
1.6 小结 29
1.7 问题与思考 30
第2章 Altera FPGA/CPLD的结构 31
2.1 Altera高密度FPGA 31
2.2 Altera低成本FPGA 63
2.3 Altera的CPLD器件 73
2.4 小结 78
2.5 问题与思考 78
第3章 Altera QuartusⅡ开发流程 79
3.1 Quartus II综述 79
3.2 设计输入与用户约束的输入 80
3.3 Quatus Ⅱ的综合工具 94
3.4 实现与布局布线 102
3.5 仿真 111
3.6 器件加载与配置 124
3.7 问题与思考 129
第4章 Altera的IP工具 130
4.1 IP的概念，Altera的IP 130
4.2 使用Altera的基本宏功能 136
4.3 使用Altera的IP核 148
4.4 小结 154
4.5 问题与思考 155
第5章 QuartusII的常用辅助设计工具 156
5.1 IO分配验证 156
5.2 功率分析 163
5.3 RTL阅读器 167
5.4 信号探针及Signal Tap II逻辑分析器 174
5.5 Timing Closure布局布线编辑器 184
5.6 Chip Editor底层编辑器 194
5.7 工程更改记录（ECO） 205
问题与思考 208
第6章编程与配置 209
6.1 配置Altera FPGA 209
6.2 配置文件和软件支持 227
6.3 单板设计及调试注意事项 233
6.4 小结 237
6.5 问题与思考 238
第7章 MAX+PLUS II过渡到Quartus II 239
7.1 介绍 239
7.2 转换MAX+PLUS II设计 241
7.3 编辑工程 246
7.4 编译 249
7.5 时序分析 253
7.6 仿真 259
7.7 小结 262
第8章第三方EDA工具 263
8.1 第三方EDA工具综述 263
8.2 仿真的概念与ModelSim仿真工具 266
8.3 综合的概念与Synplify/Synplify Pro综合工具 305
8.4 小结 349
8.5 问题与思考 349
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Altera FPGA/CPLD设计 -- 高级篇
第1章可编程逻辑设计指导原则 2
1.1 可编程逻辑基本设计原则 3
1.2 可编程逻辑常用设计思想与技巧 21
1.3 Altera推荐的Coding Style 29
1.4 小结 56
1.5 问题与思考 56
第2章 Altera器件高级特性与应用 57
2.1 时钟管理 57
2.2 片内存储器 74
2.3 数字信号处理 81
2.4 片外高速存储器 86
2.5 高速差分接口和DPA 112
2.6 高速串行收发器 125
2.7 小结 127
2.8 问题与思考 127
第3章 LogicLock设计方法 128
3.1 LogicLock设计方法简介 128
3.2 LogicLock区域（Region） 131
3.3 LogicLock的约束注意事项 144
3.4 反标布线信息 145
3.5 LogicLock设计方法支持的Tcl Scripts 149
3.6 Quartus II基于模块化的设计流程 150
3.7 小结 163
3.8 问题与思考 163
第4章时序约束与时序分析 165
4.1 时序约束与时序分析基础 165
4.2 设置时序约束的常用方法 176
4.3 高级时序分析 190
4.4 最小化时序分析 205
4.5 使用Tcl工具进行高级时序分析 207
4.6 小结 208
4.7 问题与思考 208
第5章设计优化 209
5.1 解读设计 209
5.2 设计优化的基本流程和首次编译 213
5.3 资源利用优化 220
5.4 I/O时序优化 232
5.5 最高时钟频率（fmax）优化 241
5.6 使用DSE工具优化设计 259
5.7 如何减少编译时间 262
5.8 设计优化实例 263
5.9 小结 267
5.10 问题与思考 267
第6章 Altera其它高级工具 268
6.1 命令行与Tcl脚本 268
6.2 HardCopy流程 280
6.3 基于Nios II处理器的嵌入式系统设计 289
6.4 DSP Builder工具 307
6.5 小结 311
6.6 问题与思考 311
第7章 FPGA系统级设计技术 312
7.1 信号完整性及常用I/O电平标准 312
7.2 电源完整性设计 327
7.3 功耗分析和热设计 337
7.4 SERDES与高速系统设计 343
7.5 小结 360
7.6 问题与思考 360

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