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标题: 菜鸟级问题求解 [打印本页]

作者: himbly 时间: 2011-1-18 23:23 标题: 菜鸟级问题求解

我刚开始学FPGA和verilog
从书上敲代码练手，仿真时序图我分析的不对，请大侠们帮助。
代码：
module test1(
input clk,
input [7:0] din,
output reg[7:0] dout
);

  always @(posedge clk) begin
  dout<=din+1;
end
endmodule

测试代码：
forever begin
#5;
clk=!clk;
if(clk==1)
din=din+1;
else
din=din;
  end

仿真时序图见附件：（仿真工具是ISE的ISim）
  我的理解是，上升沿触发dout<=din+1,dout不应该是上升沿到来之后高电平时的din+1.

图片附件: 未命名.JPG (2011-1-18 23:23, 28.52 KB) / 下载次数 186
http://bbs.eccn.com/attachment.php?aid=10177&k=2e53f00126eb38c478607fd851f3140f&t=1732312945&sid=7zJz9c

作者: 1546989548 时间: 2011-1-20 11:34

虽然不是很明白，但是看看吧

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