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标题: 学什么更有优势?Verilog VS VHDL [打印本页]

作者: xiaotongmu 时间: 2005-8-18 15:50 标题: 学什么更有优势?Verilog VS VHDL

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作者: swarm 时间: 2005-8-19 16:39

各有千秋
Verilog 容易掌握，有C基础很容易，VHDL语法严格，系统级的比较好了
个人感觉是都学，没有好与次的，看用场在那里了

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