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标题: 讨论：下面设计的主要延时在哪个环节 [打印本页]

作者: wxsdjm@163.com 时间: 2005-9-13 19:32 标题: 讨论：下面设计的主要延时在哪个环节

以EP1C6Q240-8为例：
1.将一个普通IO脚作为输入，直接连接一个IO输出脚，Tpd延时为8.9ns；
2.将一个普通IO脚作为输入，中间经过一个非门后，输出到一个IO脚，Tpd延时不变；
2.将一个时钟功能脚作为输入，直接连接一个IO输出脚，Tpd延时为6.2ns；
3.将一个时钟功能脚作为输入，经过PLL2分频，输出到一个IO脚，Tpd延时为2.8ns；

从以上现象分析是否可以得出：
1.线路在芯片内部和多个基本器件之间的走线延时非常小，小于1ns，可以忽略不计；
2.输入输出之间的延时基本上是由于输入引脚有较大延时造成的，它决定延时大小；
3.输出引脚造成的延时较小；

请指教，延时主要在哪个环节？

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