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标题: [求助]请教Verilog：如何使用沿触发作为计数器的开始吖？ [打印本页]

作者: bjxiong 时间: 2005-10-14 11:04 标题: [求助]请教Verilog：如何使用沿触发作为计数器的开始吖？

clk __|－|__|－|__|－|__|－|__|－|__|－|__|－|__|－|__|－|__|－|__|－|__|－|__|－|__|－|
en ______|－－－－|____________________________|－－－－|________________
向大家请教：
要求在en的上升沿计数器从0开始计数，使用verilog如何实现呢？计数器又如何清零呢？
谢谢！

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