求助： 那位好心的大侠能够告诉我：在VHDL怎样才能够延时？？？
在altera器件maxplus_ii的环境中 用VHDL语言延时应该怎么操作？
我按照下面的步骤进行，仿真的结果只是器件延时，而得不到我想要的延时100ns，
library ieee;
use ieee.std_logic_1164.all;
--use ieee.std_logic_unsigned.all;
--use ieee.std_logic_arith.all;
entity delay_200ns is
port (in1 : in std_logic;
out1: out std_logic );
end delay_200ns;
architecture a of delay_200ns is
begin
wu:process(in1)
begin
out1 <= in1 AFTER 100 ns; end process;
end a ;
那个高手解释一下，步甚感激，另外在同样的环境中 wait for 100ns;同样不能应用？？？？？作者: fenglouto 时间: 2005-11-3 23:35
