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标题: verilog 问题请教！（仿真） [打印本页]

作者: Texas 时间: 2005-11-8 10:51 标题: verilog 问题请教！（仿真）

各位大侠，有两段程序：

module test(sclk,rst,clk);
input sclk;
input rst;
output clk;
reg clk;
always @(posedge sclk or negedge rst)
begin
if(!rst)
  clk<=1'b1;
else
  clk<=~clk;
end
endmodule
module test(sclk,rst,clk);
input sclk;
input rst;
output clk;
reg clk;
always @(posedge sclk)
begin
if(!rst)
  clk<=1'b1;
else
  clk<=~clk;
end
endmodule
为什么这两段仿真的结果在初始状态有较大的差距？我不太明白，请赐教。

作者: bestzyg 时间: 2005-11-18 13:26

因为这两段仿真中的第一段为异步复位，而第二段为同步复位要时钟沿到来后才会复位！

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