由于掩模板和工程验证成本不断增加，当今的ASIC设计不但昂贵，而且具有一定风险。因此，迫切需要器件能够一次成功。产品能否及时面市便意味着在整个产品生命周期中，是能够获得收益还是失败。图1所示为由于产品推迟面市而对销售造成的影响。

图 1: 由于设计推迟面市而造成的产品销售下降

采用FPGA进行ASIC原型设计可以极大的降低风险。FPGA原型能够在芯片设计开始阶段便进行测试，加速验证过程。可以在设计阶段，为FPGA编译、下载源代码，在硬件中进行调试，并支持其他方法无法实现的对算法高可信度的精细调整。

Altera^® Stratix^® II FPGA非常适用于ASIC原型设计，在当今FPGA中密度最高。在已经发售的单个Stratix II EP2S180器件中便可以实现多达2百20万的ASIC逻辑门和9 Mbit的存储器。EP2S130则可以容纳多达1百50万的ASIC逻辑门和6.5 Mbit以上的片内存储器。Stratix II FPGA系列的详细信息列于表1中。

对于超过2百20万逻辑门的ASIC设计，采用多个FPGA进行原型设计的主要任务是分区和互连。采用最大的FPGA可以减少原型所需FPGA数量，从而减少了器件之间互连的数量。由于存在PWB走线而在设计中加入了几个低速路径，因此，FPGA原型性能能够与最终的ASIC设计目标非常接近。

Stratix II器件由主要ASICEDA供应商提供支持。 Altera Quartus^® II 设计软件集成在与典型ASIC流程一致的设计流程中，因此设计人员不必再学习使用新的软件工具。此外，可以采用脚本调用这些工具，以兼容常用的ASIC设计方法。

Stratix II FPGA为FPGA原型实现大批量、结构化ASIC产品提供业界唯一的无缝开发途径，并支持移植为HardCopy^® II 结构化ASIC。HardCopy II器件设计使用户不但降低了开发成本，而且能够得到FPGA的灵活性和产品及时面市的优势。

支持Stratix II的所有Altera IP 核都可以在ASIC中许可使用。Altera IP内核的优势在于IP针对Stratix II体系结构进行了优化，能够以ASIC速度运行。

Altera提供装有EP21S180（替代EP2S60）的Stratix II DSP开发套件。其电路板的模拟I/O功能包括模/数和数/模转换器，数字I/O功能包括Ethernet MAC/PHY和存储器，以实现高密度FPGA复杂系统的开发。该电路板将于2005年第三季度供货。