Board logo

标题: [求助]:一个关于verilog HDL 的问题!请指教 [打印本页]

作者: tf313215    时间: 2005-11-21 10:56     标题: [求助]:一个关于verilog HDL 的问题!请指教

执行下面的程序,老是出现如下错误:

fatal:error 13000:error reading PLA file e:\tf\program\cpld\p84\p106.tt4.

请问这个错误是由于什么原因造成的,如何修改!谢谢指教1

module p106(clk,out);

input clk;
output[3:0] out;
reg[3:0] out;

task example_count;

output[0:3] count;
begin: local
 count=10;
 disable local;
 count=2;
end
endtask

initial
 example_count(out);

endmodule






欢迎光临 电子技术论坛_中国专业的电子工程师学习交流社区-中电网技术论坛 (http://bbs.eccn.com/) Powered by Discuz! 7.0.0