标题: 关于CPLD时延的问题 [打印本页]
作者: pbc8272 时间: 2005-11-23 14:20 标题: 关于CPLD时延的问题
`timescale 10ns/10ns
........
assign #50 clk=~clk;
........
为什么综合的时候会提示:WARNING:Xst:916 - lcd1119.v line 49: Delay is ignored for synthesis.
#50的延时究竟与什么有关?请高手赐教//
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作者: pbc8272 时间: 2005-11-23 14:21
还有我买了一本 Verilog HDL语言程序设计与应用 王伟 编著. 书中有介绍wait语句的,但是我在ISE中使用时却提示不支持wait语句, ERROR:Xst:850 - lcd1119.v line 42: Unsupported Wait Statement. 不知道是为什么?
[此贴子已经被作者于2005-11-23 14:21:59编辑过]
作者: chensi 时间: 2005-11-23 16:33
在vhdl里面是只支持wait until语句，不知道Verilog HDL里面是不是也是这样的，你试一下吧
作者: pbc8272 时间: 2005-11-26 16:50 标题: 谢谢你的回复！
Verilog HDL语言中wait语句的语法如下：wait (电平敏感事件控制语句)
例如：
always
wait (clk_in==1)
begin
rw=1;
rs=1;
end
作者: tf313215 时间: 2005-11-29 09:50
verilog中synthesis不支持wait
作者: jjkjjk 时间: 2005-11-30 11:25
50NS 的延时不是在CPLD里面物理不可实现的. 做FPGA 或CPLD的设计一定要是是全同步.要不问题会很多
作者: pbc8272 时间: 2005-11-30 16:28 标题: 多谢！
多谢chensi,If313215,jjkjjk的回复！
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