标题:
请教vhdl和max+plusII的问题
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作者:
jyj
时间:
2005-11-24 14:37
标题:
请教vhdl和max+plusII的问题
我使用的是max+plusII10.0baseline，但在编译vhdl程序时经常提示不支持某些特性，如卫式块语句，wait for 语句等，例如：
entity s is
port(a:in bit; q
ut bit);
end s;
architecture behave of s is
begin
proca:process
begin
q<=a;
wait for 5 ns;
end process proca;
end behave;
提示不支持，请问为什么？
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ut bit);