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标题: [求助]关于vhdl的设计 [打印本页]

作者: mjp8498 时间: 2005-11-25 12:38 标题: [求助]关于vhdl的设计

  请问关于vhdl中输入信号的初始值像clk信号在vhdl中怎么定义,谢谢.

作者: boyfly 时间: 2005-11-28 12:49

直接写呀比如： CLK : STD_LOGIC :='0'
这样符合你的要求吗

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