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标题: 关于VHDL:event能嵌套吗? [打印本页]

作者: sva_chaos 时间: 2006-1-4 17:00 标题: 关于VHDL:event能嵌套吗?

　　我用VHDL设计了一个移位寄存器，输入有时钟clk、写信号/WR和数据等，嵌套形式如下：

　　　　if (clk'event) and (clk='1') then

if (wr'event) and (wr='0') then

endif

结果编译时出现错误提示：process clocking is too complex.

请问，这是什么原因？先谢谢了

作者: jsliujin 时间: 2006-1-4 18:24

不可以在时钟沿的时候去判断另外一个沿!

作者: sva_chaos 时间: 2006-1-6 16:54

没错,偶也明白了,谢谢

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