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标题: powerpcb中的一个怪现象 [打印本页]

作者: robbyzhong 时间: 2006-1-9 14:47 标题: powerpcb中的一个怪现象

我在对板子的边框修改后，进行Verify design，选择Clearence，验证后没有发现错误，因此没有对板子再修改，但是过一会再进行Verify design时，却又出现了错误，为什么会这样？为什么有错第一次没有检察出来？

作者: ltianma 时间: 2006-1-10 09:27

那是因为，你第一次检查的时候，把板子放的太大，你的视窗并没有包含你所有的图。你把文件缩小到能看到全部，在检查看看

作者: robbyzhong 时间: 2006-1-10 09:59

Verify design每次只检查视图内的内容吗？难道它不是针对整个设计？

作者: robbyzhong 时间: 2006-1-10 13:35

你是对的，我试过了确实是你说的那样。只是POWERPCB这样呢还是别的软件工具也一样？

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