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标题: 弱弱的问，如何用NC Verilog做后仿真 [打印本页]

作者: aries_xue 时间: 2006-1-13 11:32 标题: 弱弱的问，如何用NC Verilog做后仿真

用ISE生成了timesim的文件，如何用NC verilog将ISE的库调用出来并进行后仿真呢，请教各位大侠

作者: hhf0605 时间: 2006-2-9 14:15

不知道!帮你顶一下!

作者: minnow918 时间: 2006-2-10 14:10

先要根据下面链接上的说明编译一下NC verilog的库。
http://www.xilinx-china.com/xlnx/xil_ans_display.jsp?iLanguageID=3&iCountryID=3&getPagePath=2554

如果ncsim的库是编译到C:/xilinx/verilog/ncsim，然后在nc-sim项目中的lib文件中加入以下库的定义：
define unisims_ver C:/xilinx/verilog/ncsim/unisims_ver
define abel_ver C:/xilinx/verilog/ncsim/abel_ver
define cpld_ver C:/xilinx/verilog/ncsim/cpld_ver
define simprims_ver C:/xilinx/verilog/ncsim/simprims_ver
define uni9000_ver C:/xilinx/verilog/ncsim/uni9000_ver
define xilinxcorelib_ver C:/xilinx/verilog/ncsim/xilinxcorelib_ver

这样就也可以用ISE的库拉

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