图3 在ISE12.1软件中启用智能时钟门控优化
这样, 就为整个设计自动创建了功耗优化,可帮助设计人员移除新代码以及任何第三方IP 和/或传统设计模块中不必要的开关操作。M A P进程随后再对N G D 文件运行设计规则检查, 并将逻辑设计映射到赛灵思F PG A 上。结果输出至本地电路描述困C D )文件中, 该文件可用于布局与布线。请注意, ISE12.2软件将为Spart n一6 FPG A提供智能时钟门控支持。 基准测试结果总结
智能时钟门控的优势根据设计不同而有所差异, 一些设计难以从中受益, 而确有一些设计将受益匪浅。从一系列定制设计来看, 许多设计将动态开关功耗锐减达30 % 。
除了定制设计套件之外, 智能时钟门控还可用于基于Vi rt ex 一6 F PG A 连接套件的测试设计。这一独特的设计采用了节能型加密/解密模块, 将动态功耗降低了41 % 。该设计采用套件中的Vi rtex 一6X C 6v L X2 40T FPG A 来实现, 而且包含了PC le模块、DMA 单元、XAU I模块和加密/解密模块。优化技术将V C CI N T 上的动态功耗从6.4l w 降低到3.75 w , 同时保持所有关联器件的系统带宽, 且对吞吐量不产生任何影响。 总结
ISE12 设计套件提供的智能时钟门控优化技术使FPGA 设计能够轻松降低动态功耗。而A sI C设计中采用的传统时钟门优化技术需要深入了解设计方案, 因此设计人员几乎不能对传统及第三方IP模块进行任何优化, 而且一般还需要新增工具和步骤, 并进行复杂的时序分析, 这样才能应对必将创建的新⁄门控时钟0 以及伴随的逻辑改变。
相比之下, 赛灵思智能时钟门控优化可自动应用于整个设计, 既无需在设计流程中添加新工具或步骤, 又不会改变现有逻辑或时钟, 从而避免原有设计工作或时序修改。