在两片FPGA做信号同步的时候,碰到了这个问题:想延时某个信号,但是不能用锁存的办法。因为时钟是外部给的,频率不定,而且起始相位有0和180度的模糊。
很容易想到加一些组合逻辑延时。又怕给综合器优化掉。
因此,引发第一个问题,如何不让综合器优化我们的信号呢?
参考:Xilinx 自带的Constrains Guide(Xilinx\doc\usenglish\books\docs\cgd\cgd.pdf).
使用keep约束。
Before using KEEP, declare it with the following syntax:
attribute keep : string;
After KEEP has been declared, specify the VHDL constraint as follows:
attribute keep of signal_name: signal is “true”;
For a detailed discussion of the basic VHDL syntax, see “VHDL”.
例子:
在vhdl程序中写下如下代码即可:
attribute keep : string;
attribute keep of keep1: signal is "true";
attribute keep of keep2: signal is "true";
关于 muxcy 参考lib.pdf。
vhdl代码示例:
component MUXCY
port (O : out STD_ULOGIC;
CI : in STD_ULOGIC;
DI : in STD_ULOGIC;
S : in STD_ULOGIC);
end component;
my_muxcy1 : MUXCY
port map (O => reset_keep2,
CI => '1',
DI => '0',
S => reset_keep1);
用上了这个之后,还真解决了我的问题~~~~~
ps:
关于Xilinx V2Pro DCM调相位超前的问题, Xilinx的问答数据库链接:
Virtex-II/Virtex-II Pro, DCM - The use of negative, FIXED-mode phase shift requires a work-around or a positive PHASE_SHIFT value (DPS)
Answer Record: 13349
http://www.xilinx.com/xlnx/xil_ans_display.jsp?getPagePath=13349&BV_SessionID=@@@@0526526914.1188788148@@@@&BV_EngineID=cccgaddlldjjfflcefeceihdffhdfjf.0
FPGA设计中的延时电路的产生:在日常的电路设计中,有时候我们需要对信号进行延时处理来适应对外接口的时序关系,最经常也是最典型的情况是做处理机的接口;因为与处理的接口时序关系是异步的,而一个规范的FPGA设计应该是尽可能采用同步设计。那么遇到这种情况该如何处理呢?首先在FPGA中要产生延时,信号必须经过一定的物理资源。在硬件描述语言中有关键词Wait for xx ns,需要说明的是该语法是仅仅用于仿真而不能用于综合的,可综合的延时方法有:使信号经过逻辑门得到延时(如非门);使用器件提供的延时单元(如Altera公司的LCELL,Xilinx公司的);注意:当使用多级非门的时候综合器往往会将其优化掉,因为综合器会认为一个信号非两次还是它。需要说明的是在FPGA/CPLD内部结构是一种标准的宏单元,下图是Xilinx公司的Spartans II系列器件的一个标准宏单元。虽然不同的厂家的芯片宏单元的结构不同,但概括而言都是由一些组合逻辑外加一或二个触发器而构成。在实际应用中,当一个模块内的组合逻辑被使用了那么与其对应的触发器也就不能用了;同样如果触发器单元被用了那么组合逻辑单元也就废了。这就是有时候(特别是使用CPLD)虽然设计使用的资源并不多但布局布线器却报告资源不够使用的原因。 当需要对某一信号作一段延时时,初学者往往在此信号后串接一些非门或其它门电路,此方法在分离电路中是可行的。但在FPGA中,开发软件在综合设计时会将这些门当作冗余逻辑去掉,达不到延时的效果。用ALTERA公司的MaxplusII开发FPGA时,可以通过插入一些LCELL原语来产生一定的延时,但这样形成的延时在FPGA芯片中并不稳定,会随温度等外部环境的改变而改变,因此并不提倡这样做。在此,可以用高频时钟来驱动一移位寄存器,待延时信号作数据输入,按所需延时正确设置移位寄存器的级数,移位寄存器的输出即为延时后的信号。此方法产生的延时信号与原信号比有误差,误差大小由高频时钟的周期来决定。对于数据信号的延时,在输出端用数据时钟对延时后信号重新采样,就可以消除误差。