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标题: 急问三分频的HDL [打印本页]

作者: lianghaodong 时间: 2006-2-7 17:50 标题: 急问三分频的HDL

哪位哥哥帮忙想下,基数倍的分频电路,用VHDL OR Verilog都可以,谢谢了

作者: jsliujin 时间: 2006-2-8 11:18

计数器分频可以分任意的

作者: doublesunny 时间: 2006-2-8 16:44

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;

entity n_div is
port(n:in std_logic_vector(7 downto 0);
clk:in std_logic;
clkout

ut std_logic);
end n_div;

architecture rtl of n_div is
signal cnt:std_logic_vector(7 downto 0);
signal n_t,n_1:std_logic_vector(7 downto 0);
begin
n_1<=n-1;
n_t<='0' & n(7 downto 1);
process(n,clk)
begin
if clk'event and clk='1' then
if cnt=n_1 then
cnt<="00000000";
else
cnt<=cnt+1;
end if;
if cnt clkout<='0'
else
clkout<='1';
end if;
end if;
end process;
end rtl;

作者: lianghaodong 时间: 2006-2-9 17:47

这葛分频能实现:
假如输入时钟是30M,要求输出是10M?
触发器不能写双沿触发吧.
有待研究

作者: stone133 时间: 2006-2-27 21:09

如果你不需要1:1的占空比，用不着双沿触发，直接计数就可以实现；
如果需要1:1的占空比，就需要用到双沿了，因为奇数分频总要差半个周期

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