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标题: 请问VHDL语言中表达式clk'event是什么意思？ [打印本页]

作者: icefog 时间: 2006-2-16 13:26 标题: 请问VHDL语言中表达式clk'event是什么意思？

请问VHDL语言中表达式clk'event是什么意思？

作者: alpha1027 时间: 2006-2-17 14:13

'event 表示信号发生变化

作者: edwin2005 时间: 2006-2-21 20:52

‘event是一种信号属性，表示当‘前面的信号发生改变时如 clk’event表示当CLK发生改变时，这种改变可能是时钟由高变低，可能是时钟由低变高，看你后面怎么写了！

作者: ahliang 时间: 2006-3-11 19:32

就是CLK触发

作者: anotherchen 时间: 2006-3-13 17:49

上升沿啊

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