我想在每当一个时钟下降沿来时就输出一个低电平就行，但这样老是接地了，赋初值也不行
我的程序是
library ieee;
use ieee.std_logic_1164.all;
entity dreg is
PORT(CLK:IN STD_LOGIC;
      Q:OUT STD_LOGIC);
END DREG;
ARCHITECTURE RAL OF DREG IS
BEGIN
process(clk)
  begin
    if CLK'EVENT AND CLK='0' then
     Q<='0';
    end if; 
  end process;
END RAL;

它下面报告的信息是
warning:primitive 'Q'is stuck at GND
warning:lgnored uncessary INPUT pin 'clk'
时钟不可以用双边沿，所以加else后就会出错。

敬请指点