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标题: ISE结合MODELSIM;ISE8.1问题专区! [打印本页]
作者: silverwolf7516    时间: 2006-2-22 10:48     标题: ISE结合MODELSIM;ISE8.1问题专区!

给大家设个置顶贴,以后主要讲行为仿真，以后深入了再说布局布线、映射等等后仿和ISE8.1的新问题!希望能够帮助大家!
作者: arrally    时间: 2006-2-22 11:20

大家帮我看看是那里出错了,我是第一次使用这软件的,照论坛上的7.1中文教程建了新的PROJECT(MYDAC),然后在XC9572--击右键,选ADD SOURCE,出现图片1,选DAC24VHD.VHD,如图,接着就出现了图3的画面,如果选TESTVHD.VHD.则出现图4,也是提示有问题
DAC24VHD的文件
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

-- Uncomment the following lines to use the declarations that are
-- provided for instantiating Xilinx primitive components.
--library UNISIM;
--use UNISIM.VComponents.all;

entity DAC_24 is
Port ( bck : in std_logic;
lrck : in std_logic;
data : in std_logic;
ch : in std_logic;
test : in std_logic;
dout : out std_logic_vector(23 downto 0));
end DAC_24;

architecture Behavioral of DAC_24 is

signal latch : std_logic_vector(23 downto 0);
signal n : integer range 0 to 63;
signal lrck_1,lrck_2 : std_logic;
signal test_bit:std_logic :='0';
begin
process (bck,lrck,data,ch,test)
begin
if (bck'event and bck='1') then
lrck_1 <= lrck;
lrck_2 <= lrck_1;
if (test='0') then
latch<=(0=>test_bit,others=>test_bit);
elsif ((ch='1' and n>=8 and n<=31) or (ch='0' and n>=32+8 and n<=32+31)) then
latch <= latch(22 downto 0) & data;
end if;
end if;
if (bck'event and bck='0') then
if (lrck_2 ='1' and lrck_1='0') then
n<=1 ;
elsif (n=63) then
n<=0;
else
n<=n+1;
end if;
end if;

if (lrck'event and lrck='1') then
dout <= (not latch(23)) & latch(22 downto 0);
test_bit <= not test_bit;
end if;
end process;

end Behavioral;
[upload=image/pjpeg]uploadImages/ise1.jpg[/upload][upload=image/pjpeg]uploadImages/ise2.jpg[/upload][upload=image/pjpeg]uploadImages/ise3.jpg[/upload][upload=image/pjpeg]uploadImages/ise4.jpg[/upload]
作者: silverwolf7516    时间: 2006-2-23 09:26

哪位给回答一下？？
作者: cosmic73    时间: 2006-2-23 11:17

我也出现了这种问题，那位大虾给个建议阿？
作者: zealot    时间: 2006-2-23 16:24

是不是路径有中文引起的？（没用过8.1）
作者: vincent    时间: 2006-2-23 16:50

换个中文的文件夹试试
作者: 950235    时间: 2006-2-28 11:12

用来产生 .mcs的文件下载到prom中的 *.bit文件必须是 cclk的吗？？
作者: fgf    时间: 2006-3-23 10:17

谢谢楼上的 ，哈哈！
作者: dbonline    时间: 2006-4-6 10:44

8.1有哪些地方和以前的版本相比较有不同的地方呢？？有用过的给介绍一下！
作者: weihao    时间: 2006-5-11 10:15

8.1好像有很多的地方与以前不同！希望能有关于8.1的教材！
作者: weixilin    时间: 2006-5-11 10:21

我用的的是ise8.1,我最近要开发个有关sdram的控制器的项目,我从网上down了个参考设计,
我现在调用它,但是好象出来的接口不对,我不知道是不是调用的方法不对?
我的方法projiect->newsource->ip
我不知道ip文件的后缀是什么好象是.xco,但是我在下载的sdram文件中没有找到这个文件,请大家给我指点,谢了
我是不是要把现在的sdram文件做成ip文件然后才能调用?
作者: wiseberg    时间: 2006-5-15 09:52

我使用的ISE 8.1E，器件使用的是XC2S200E，创建项目后，想加载一个Verilog HDL(.V)文件，但是总是出错，请问什么回事，谢谢！
作者: dlx69    时间: 2006-5-19 10:07

我使用ISE8.1免费版,程序的中的输入输出信号不能指定到想要使用的引脚,只能指定信号在芯片的某个块中.选择的芯片是XC3S200-4FT256.怎样才能指定到想要的引脚呢？谢谢
作者: slce    时间: 2006-5-22 15:29

呵呵，楼上说的对！

“我使用的ISE 8.1E，器件使用的是XC2S200E，创建项目后，想加载一个Verilog HDL(.V)文件，但是总是出错，请问什么回事，谢谢”

这个问题我也遇到过，不知道怎么解决，哪位给解释一下吧
作者: vincent    时间: 2006-5-23 09:30

8.1确实有一部分与以前的不同，慢慢适应吧
作者: abcde    时间: 2006-5-29 09:40

在ISE综合时出现如下警告信息，请问是否有大侠遇到过？
如何解决？

Optimizing unit ...
INFO:Xst:2261 - The FF/Latch in Unit is equivalent to the following 11 FFs/Latches, which will be removed :
WARNING:Xst:638 - in unit flashRead_tb Conflict on KEEP property on signal Inst_flashRead/Mtridata_addr<7> and Inst_flashRead/Mtridata_addr<8> Inst_flashRead/Mtridata_addr<8> signal will be lost.
作者: joannacc    时间: 2006-6-8 14:09

我也遇到了这个问题，可是你们的讨论我不懂啊，能具体说说不啊，多谢了啊
作者: veiven26    时间: 2006-6-8 22:11

大家有没有遇到过这种情况，在用ISE8.1建好工程之后，添加文件的时候要我们输入端口引脚名字时，我们输入和不输入会出现不同的结果，输入以后产生的文件就可以使用Synthesize －XST进行综合，而不输入的就不能。这是什么原因呢？有什么区别吗？
作者: veiven26    时间: 2006-6-8 22:14

图如上所示示  fficeffice" />

[此贴子已经被作者于2006-6-8 22:12:49编辑过]

[此贴子已经被作者于2006-6-8 22:14:07编辑过]

作者: snowjune    时间: 2006-6-9 20:55     标题: 没有啊

在VHDL里写一样的啊
作者: shichu    时间: 2006-6-14 10:22

上面的情况没有遇到过。你的问题是不是有库没有编译阿
作者: veiven26    时间: 2006-6-14 21:08

是新建一个VHDL文件的时候，选择next按钮，有这样的一个页面，我填和不填最后出来的VHDL文件是一样的，但是可选的综合项就不同了，有没有可以帮我看看你们是不是也这样啊？这只是用ISE的时候，不牵扯库的编译啊
作者: ybo    时间: 2006-6-15 10:04

在ISE中  RTL SCHEMATIC与TECHNOLOGY SCHEMATIC有什么区别   他们有特殊用途吗?
作者: agilite    时间: 2006-6-16 10:57

我在网上下载的ISE8.1，可以解压，也可以安装，但是安装结束后，当我打开时，它提示说缺少libPortability.dll，然后提示我重装，我重装过后还是这个问题
请高手指教一下阿，到底是怎么回事呢？？是不是我下载的有问题啊！
作者: 4sea    时间: 2006-6-26 11:15

你说的这个问题，我也遇到过，后来重新安装了一次就好了！
作者: yin_wt    时间: 2006-7-31 21:52

我重装了好几次都没有解决
呵呵
作者: A3449    时间: 2006-8-17 11:17

我用8.1将在6.3下的项目更新，并成功编译。
第二天打开时，提示项目被锁定，是否解锁？我点击确定，然后8.1就开始工作，直到无响应。强行推出，再试，仍旧。新建项目，工作正常。
我用的8.1是否有问题？还是我设置的不对？
谢谢高人指点。
作者: andyelect    时间: 2006-8-18 11:39

ISE 8.1 进行 post-route simulation时出现如下异常，请大伙给些建议？？
Simulator is doing circuit initialization process.

Exception caused by user code. Simulation stopped when executing process: X_RAMB16.v:503 on line 7264 in file "D:/decoder_design/Active_hdl_designs/Rom_epson_controller/epson_controller/netgen/par/epson_controller_top_timesim.v"

1 >
请大家给些建议，出现此异常的原因是什么，该如何解决这个问题，或者到哪里可能可以找到解决这个问题的途径？

谢谢！
作者: WhoYou    时间: 2006-8-29 17:25

刚开始用ise8.1,发现每个工程中只有排在最前面的那个源文件带有综合等选项，而其他模块的进程窗口中只有check syntax的选项，是不是在该版本中只能综合顶层文件阿，求各位指点？
另外，原来的中文注释在该版本中显示为乱码，请问怎样才能解决这个问题呢？
作者: vincent    时间: 2006-9-1 09:31

TO:agilite

"我在网上下载的ISE8.1，可以解压，也可以安装，但是安装结束后，当我打开时，它提示说缺少libPortability.dll，然后提示我重装，我重装过后还是这个问题
请高手指教一下阿，到底是怎么回事呢？？是不是我下载的有问题啊！"

这个问题，你把下载的文件放在C 盘根目录下再开始安装。 估计是中文文件名字的原因。 实在不行就把安装包用RAR解开看里面有没有。



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