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标题: [原创]ip核使用集锦（altera) [打印本页]

作者: ping2066 时间: 2006-2-23 16:00 标题: [原创]ip核使用集锦（altera)

一、了解altpll（繁体中文）介紹
Cyclone™ FPGA具有鎖相迴路（PLL）和全局時鐘網，提供完整的時鐘管理方案。Cyclone PLL具有時鐘倍增和倍減、相位偏移、可編程佔空比和外部時鐘輸出，進行系統級的時鐘管理和偏移控制。Altera® Quartus® II軟體無需任何外部元件，就可以啟用Cyclone PLL和相關功能。本文將介紹如何設計和使用Cyclone PLL功能。
PLL常用於同步內部元件時鐘和外部時鐘，使內部工作的時鐘頻率比外部時鐘更高，時鐘延遲和時鐘偏移最小，減小或調整時鐘到輸出（TCO）和建立（TSU）時間。

使用Cyclone元件中的PLL
详细内容请见：http://www.eedesign.com.tw/article/Document/altera-9.htm#10

二、如何利用megawizard生成altpll（英语，有实例）

The altpll Megafunction User Guide offers two design examples that use the altpll megafunction to:
Generate an external differential clock from an enhanced PLL (as shown in Figure 1)
Generate and modify internal clock signals (as shown in Figure 2)
The following downloadable projects and files are used in this example:

详细情况可以到 http://www.altera.com.cn/support/examples/quartus/altpll.html 下载看到。
页面提供了详细的PDF文档与源程序。（手头紧的，可以去下载）
为了方便富人直接下载
我也提供了相应的附件。
下面一个阶段，希望大家实践其中的内容，并针对其中的问题,对本帖回复提出自己的见解，让我们共同进步！当进行的差不多时，我们再接着下个ip核：）

作者: lxheycn 时间: 2006-3-6 10:55

想请问一下，添加PLL是要在SOPC中添加，还是在quartusII中用Megawizard添加？分派引脚的时候，又是怎么把PLL的外部输出e[2:0]连接到DDR sdram的3对差分时钟对上呢？3个时钟输出引脚怎么连到3对差分时钟上呢

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