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标题: 是vhdl还是verilog hdl？？迷惑！！ [打印本页]

作者: wwwwbbbb 时间: 2006-2-23 16:05 标题: 是vhdl还是verilog hdl？？迷惑！！

如题

我是一个初学者

对这两种语言不知该选那种好

用他们的人又差不多一样多

请指点～～谢谢

作者: yaoxr@tcl.com 时间: 2006-2-27 10:06

If you learnt C rpogramming, try Verilog. It is C-like language;
If u didn't, they are equal;
If u try to design a complex system, u have to learn VHDL. It is HARDWARE-like.

作者: stone133 时间: 2006-2-27 20:32

两种语言总的来说差不多，不过verilog容易上手些，vhdl相对来说严谨一些，据说欧洲人偏爱vhdl，美国和亚洲人偏爱verilog。
剑的顶尖高手与刀的顶尖高手杀人速度一样快！

作者: anny1209 时间: 2006-3-2 14:18

我们公司用的是vhdl

作者: ys3663391 时间: 2006-3-22 08:39

我们学校都用verilog，但是感觉vhdl至少要会看，不然有很多设计文章都看不了

作者: 燕赵豪侠 时间: 2006-3-25 11:57

verilog 简练，VHDL强大一些。
我还是选verilog！

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