标题: 请问：Verilog语言如何实现枚举 功能？？？？？ [打印本页]
作者: zcg620 时间: 2006-2-28 11:22 标题: 请问：Verilog语言如何实现枚举 功能？？？？？
Verilog语言如何实现枚举 功能？？？？？
在VHDL中可以用
type 数据类型名 is （元素，元素，......）实现枚举类型，如：
type week is (sun,mon,tue,wed,thu,fri,sat);
在Verilog语言中如何定义这样的类型呢？？？
作者: zcg620 时间: 2006-3-1 13:26
对，我在Verilog里见到过“状态机”的字样，但具体怎么用不太清楚，能说得详细点吗？
多谢。
作者: zcg620 时间: 2006-3-3 11:30
对，我看的书也这样写，
可是7个初始变量sun,mon,tue,wed,thu,fri,sat是不是必须得事先一一进行赋值啊？
要不week凭什么就能等于其中一个呢？难道是随机的吗？
这个问题迷惑我好久了，盼速回复！！！多谢。
作者: zcg620 时间: 2006-3-3 11:32
在VHDL中，7个变量sun,mon,tue,wed,thu,fri,sat可是没有初始值的，我就不明白week怎么就能等于其中一个的。
作者: zcg620 时间: 2006-3-3 23:18
你说的是Verilog中这么赋初值吧，可是我见VHDL用type枚举进行状态机编程时，状态值怎么没事先设定啊，用的时候直接就用了，如下：
type week is (sun,mon,tue,wed,thu,fri,sat);
.....
case(week) is:
when sun:.....程序
when mon:.....程序
.....
.....
endcase
......
芯片对这个是怎么认的啊？多谢回复！
作者: zcg620 时间: 2006-3-4 16:10
多谢，我也使用Verilog编程，事先一定要赋初值吧，
用parameter sun=....
mon=....
还有一个问题是，初值类型是什么啊？
我所见过的都是十进制的，从0，1，2，3，4.....一直往下赋。
是这样吧？
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