下面这段程序在quartus上选FPGA和CPLD(EPM7128)器件都编译OK，但在仿真时在选FPGA器件仿真OK，选CPLD器件仿真却没有输出。不知什么原因？请教各位大虾
module sin_rom(clk,addr,data);
input clk;
input [4:0] addr;
output [15:0] data;
reg [15:0] data;
always@(posedge clk)
begin
case (addr)
5'h00 : data<=16'hf000;
5'h01 : data<=16'hf600;
5'h02 : data<=16'hf900;
5'h03 : data<=16'hfc00;
5'h04 : data<=16'hff00;
5'h05 : data<=16'hcf00;
5'h06 : data<=16'h9f00;
5'h07 : data<=16'h6f00;
5'h08 : data<=16'h0f00;
5'h09 : data<=16'h0f60;
5'h0a : data<=16'h0f90;
5'h0b : data<=16'h0fc0;
5'h0c : data<=16'h0ff0;
5'h0d : data<=16'h0cf0;
5'h0e : data<=16'h0af0;
5'h0f : data<=16'h06f0;
5'h10 : data<=16'h00f0;
5'h11 : data<=16'h00f6;
5'h12 : data<=16'h00f9;
5'h13 : data<=16'h00fc;
5'h14 : data<=16'h00ff;
5'h15 : data<=16'h00cf;
5'h16 : data<=16'h009f;
5'h17 : data<=16'h006f;
5'h18 : data<=16'h000f;
5'h19 : data<=16'h600f;
5'h1a : data<=16'h900f;
5'h1b : data<=16'hc00f;
5'h1c : data<=16'hf00f;
5'h1d : data<=16'hf00c;
5'h1e : data<=16'hf009;
5'h1f : data<=16'hf006;
default:data<=16'hffff;
endcase
end
endmodule
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