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标题: verilog一问！！！ [打印本页]

作者: kendny 时间: 2006-3-12 13:43 标题: verilog一问！！！

请问在一个always @(posedge clk)能否在用一个always边沿时钟触发啊/？还有在always
中调用子程序，子程序中能用clk触发不？if-else，case语句是不是一定要在always中用？
能不能单独使用？谢！！1

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