麻烦高人指点一下，这样的一个时序控制电路该如何实现：

芯片：HM628512C

输入两路E1码流，其两路码流的最大时延差设定为16ms，

时序分析如下：（1）按高地址区分两路信号的存储区，各区按照每帧32 字节（低5位地址）划分为1个页面，因为搜索都是按照帧为单位进行的，先将第一路设定为高时延路由，设置其为7ms固定时延（共7×8＝56页时延），第二路时延应在7～279.5ms（56～2236页时延）之间搜索同步，当搜索失败时，应将两路时延反置，将第二路设为7ms固定时延，第一路在7～279.5ms之间搜索同

  （2）可以先将时隙信号串并转换为字节，然后将帧内32字节内容按序存入各自页面内，这样做一方面在一个时隙3906ns中，两个码流对SRAM只进行两次读，两次写操作，时间很充裕，另一方面，将完整的帧写入页面内也加快了两路码流同步的速度，搜索同步的步幅只要在页面地址的粒度上进行，每次试探只需改变帧地址，取出两码流的页内信号逐比特比较，若一帧内互异的比特数超越门限（同步不成功），变更其中一个码流的页面地址，重复上述比较，直到同步恢复。

（3）SRAM地址包括码流1读、写地址，码流2读写地址这四个地址，由于两路信号接收后具有相同的时钟，应尽量合并其相同的部分，减少硬件开销。经分析，可以合并两码流的写入地址为同一个地址Aw，码流1读出地址Ar1,码流2读出地址Ar2分别由Aw－Ad0，Aw－Ad1的减法产生，其中Ad0，Ad1分别是可控的读写地址差值，用以完成对两路信号的时延与同步控制。这些功能在SRAM读写地址与控制信号发生器内完成。fficeffice" />

    页面内写入地址Aw4～Aw0应滞后STUBS总线1个时隙，帧脉冲到达时置为31；

    页面内读出地址Ar4～Ar0应超前STBUS总线1个时隙，帧脉冲到达时应置为1；

   写入页面地址Aw17～Aw5与Aw4～Aw0用同一分频链，共18位二进制计数器产生，帧脉冲到达时置数为31，，仅针对Aw4～Aw0，高位采用自然进位方式。Aw18提供两码流存储区按最高位地址分割，用时钟C2，的而分频信号C1充当；

   码流0，码流1的读写地址Ar0、Ar1互不相同，它们都用写入地址Aw（其二进制表达式Aw17，Aw16……Aw0）作被减数完成（不可排除采用另外两组18位计数器，用Aw取极大值归零（相当于Aw＝0）时的进位脉冲置不同数值的方法完成，）当码流要求时延di帧时，减数值为32di－2，用公式表达为：

Ari＝Aw－（32di－2）                                 （7）

用计数器置数时，带入Aw＝0到（7）式，得到：

置数值load（Ari）＝－（32di－2）                       （8）

即取（32di－2）值的2补码。]

就这些条件所实现的时序控制电路是怎样的阿？（主时钟取4M）