我的系统是单时钟设计的，用 ClockAltr 模块从外部输入一个时钟给系统，由于fpga的时钟引脚是接在板上晶振的（无法改动），所以我希望能够直接在dspbuiler里面降频10－100倍左右，让我的系统在晶振时钟的 1/10——1/100 频率下工作。 我试过PLL模块，但是好像不能把频率降到我所要求的倍数，他的M和N系数的比值只能在比较小的范围内精确调节。请问有不有什么好的建议？
     还有一个问题，就是想在dspbuilder的环境下能否直接将fpga系统时钟引出到io口上（因为我的外围器件也需要同步的时钟），不知道应该用什么模块做？  
    
    谢谢