标题: 毕业设计：关于 Verilog 的 [打印本页]
作者: EDGRAA 时间: 2006-3-26 23:39 标题: 毕业设计：关于 Verilog 的
我的毕业设计课题是 "基于FPGA的密勒码的编译码"
用Verilog-HDL语言及MAX+PLUS软件来仿真,
由于刚接触Verilog做起来不知从何下手，哪位朋友能不能帮帮我？急啊
谢谢 了
作者: EDGRAA 时间: 2006-3-26 23:39
密勒码又称延迟调制码，是双相码的一种变形。
编码规则为：“1”码用码元间隔中心点出现跃变来表示，即用“10”或“01”来表示；“0”码有两种情况：单个“0”时，在码元间隔内不出现电平跃变，且与相邻码元的边界处也不跃变；在连“0”时，在两个“0”码的边界处出现电平跃变，即“00”与“11”交替。
比较双相码和密勒码的波形，可见双相码的下降沿正好对应于密勒码的跃变沿。因此用双相码的下降沿去触发双稳电路，即可输出密勒码。
作者: stone133 时间: 2006-3-27 13:18
你自己解释得很清楚了，先实现双相码
作者: stone133 时间: 2006-3-27 13:22
http://bbs.chinaecnet.com/uploadImages/manchester_verilog.zip
这个是一个双相码的编译码程序，最好弄清楚再用，要不没什么好处
作者: EDGRAA 时间: 2006-3-27 19:07
谢谢啦
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