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标题: [求助]verilog测试仿真问题 [打印本页]

作者: wangling970 时间: 2006-4-19 09:39 标题: [求助]verilog测试仿真问题

我初学verilog, 时序测试模块后，编译时显示无输入输出端口的错误，请问是不是所有的模块都要输入输出端口？没有的话都显示错误。另外，这个测试模块怎样得出仿真结果？谢谢！

作者: stone133 时间: 2006-4-19 11:21

能说清楚些吗?我觉得你好象把设计和测试混起来说了?

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