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标题: 请教数字鉴相器的设计对锁相环有兴趣的看过来 [打印本页]

作者: ryh9808 时间: 2006-4-21 17:31 标题: 请教数字鉴相器的设计对锁相环有兴趣的看过来

1M的单音信号（IQ两路，实虚部），用32M的采样率来采，然后调制到70M中频，
再到5.8G射频发射出去
用另一个5.8G的射频来接收，由于两射频之间的频漂，故在收端基带作锁相环来锁定。

现在的够想是，要做在FPGA上在收端基带收到的信号与1M的单音进行混频（cordic算法），
之后的鉴相想不到好的方法，难道还要用cordic鉴相？？
此中，感觉没有设计到什么BPSK调制，
觉得很无所适从，
还请大家指点一二

作者: zealzgr 时间: 2006-4-21 20:34

这方面没做过。关注中！

作者: hehe826 时间: 2006-4-24 19:12

基带速率很低，抗频偏很难了，正在关注这方面。

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