我编的VHDL程序在行文仿真时没有问题，可是在post-Translate仿真时，却总是提示：

Failure: Default binding had errors for entity  "key_schedule_pipe" on the component declaration of line 52. See the compiler messages.

在test Bench文件中key_schedule_pipe 的定义是这样的：

COMPONENT key_schedule_pipe
 ORT(
  clock : IN std_logic;
  reset : IN std_logic;
  KS_LOADCV : IN std_logic;
  KS_CV : IN std_logic_vector(127 downto 0);
  KS_ENC : IN std_logic;         
  KS_ROUND_KEY : OUT PIPE_KEY_TYPE  );
 END COMPONENT;

其中数据类型PIPE_KEY_TYPE是自定义的三维数组类型。