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标题: 跨时域的抖动问题，大家看看 [打印本页]

作者: monchy 时间: 2006-5-19 21:25 标题: 跨时域的抖动问题，大家看看

一般DCM输出的CLK0, CLKFX, CLKDV理论上是上升沿严格对齐的，那么他们之间的skew是不是足够小到可以不考虑跨时域的时钟抖动问题呢？比如我用一个两个跨时域的串联触发器，第一个的时钟为clk,第二个的时钟是clk×7(clk的7倍频)，如果DCM输出的clk×7的相位比clk晚一点的话，很有可能clk上升沿把数据打到第二个触发器后clk×7的上升沿才来到，如果满足第二个触发器的setup  time的话，就提前一个周期把数据从第二个触发器打出去了，这对于有些设计是致命的，请大侠指点啊～～～

作者: slce 时间: 2006-5-22 15:31

想了半天，觉得还是解决不了，帮你顶一下吧，看看有没有能解决的

作者: CECO 时间: 2006-5-25 20:58

分析：
二个dcm输出的时钟之间的时间差在相位的调节粒度，我认为在30-50ps量级。
寄存器之间信号传送的时间至少0.5n量级。
这些应当是器件设计公司考虑好的情况。
供参考
ceco

作者: stone133 时间: 2006-5-26 10:09

如果你工作的频率远远没有达到此芯片的极限工作频率，这个问题就像楼上说的，你用不着考虑这个

作者: justxb 时间: 2006-5-27 00:14

用clk×7再同步一下clk试试

作者: justxb 时间: 2006-5-27 00:15

这样clk×7的沿将会早于clk
不知能否满足你的需求

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