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标题: vhdl中如何指定延时的多少呢?望大家指导!!!!! [打印本页]

作者: fybao2000@163.c 时间: 2003-8-21 23:01 标题: CPLD的口双向性可以解决吗？

请大家看看！！！

作者: 谢文志 时间: 2003-8-22 10:06

好像目前我所接触到的设计软件对于VHDL语言的延时语句都不太支持，Verilog 好像可以。

作者: qin 时间: 2003-8-22 15:30

任何语句都不行！！

作者: samire 时间: 2003-8-22 17:18

用高频率的时钟做寄存器，控制寄存器的级数，就可以产生差不多的延迟。

作者: 唐孝忠 时间: 2003-8-22 22:19

就我所知，vhdl中的延迟，只能仿真，很难硬件准确实现。

作者: samire 时间: 2003-8-23 10:28

一般的来说，这个时延语句是实行不了的啦，由于硬件的问题，很难实现！

作者: duxiaoqing@21cn 时间: 2003-9-4 16:52

无法实现延时，除非靠门与门之间的传输延时

作者: sccgjchn@hotmai 时间: 2003-12-8 14:18

在max里可以用 lcell 实现5ns的延时

作者: ljp 时间: 2003-12-12 14:23 标题: vhdl中如何指定延时的多少呢?望大家指导!!!!!

我是个新手,我一直不清楚如何指定时间的多少.希望您指导一下

作者: carol.yi@weiken 时间: 2003-12-12 14:23

如果是利用门与门之间的延迟，在进行FIT DESIGN时，一定会优化掉，
所以必须在语言中对不要优化掉的逻辑门进行保留说明。

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