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标题: 新手求助！ [打印本页]

作者: Chill11 时间: 2006-6-9 16:17 标题: 新手求助！

本人是学VHDL的新手，在Modesim做完功能仿真后，用Quartus II做综合后的TIMING仿真，但一直出现Timg Violation（时序违背）的Warning,使仿真一直通不过，请高手指点一下，谢谢啊！

作者: waterlily 时间: 2006-6-9 17:25

是不是仿真时输入信号设的不合理，你得说的具体点

作者: Chill11 时间: 2006-6-10 20:48

谢谢您的关注！
不知您说的“输入信号设的不合理”是指什么？输入信号的时刻不合理还是输入信号的频率不合理呢？
仿真时出现的WARNING具体是这样的：
Warning: Found clock high time violation at 420.28 ns on register "|fft8|btff_stage1:u0|butterfly_func:u5|summer:u2|ADJUST:b2v_inst|expgen~3clkctrl_SIM_17845_CE_DFF"
我看过时序报告中的required th是 5.00 ns,而actual th 是-3.66ns,我想会不会是时序约束的问题呢？若是又该怎么设置时序的约束，依据什么来设置呢？谢谢你啊！

作者: stone133 时间: 2006-6-11 20:38

应该是时序约束的问题，lz试试把约束条件放宽一点

作者: Chill11 时间: 2006-6-11 20:50

谢谢版主！
不过我原来是没有约束的，没约束时也不可以的，还是这样的WARNING，我不知是否该加约束呢？若加依据什么呢？每条路径的时序都要计算吗？

作者: Chill11 时间: 2006-6-14 09:49

谢谢啊！
我看过ALTERA FPGA/CPLD设计（基础篇）和（高级篇），具体怎么约束时序还是不太明白，该怎么正确的添加时序呢？是在ASSIGNMEN菜单下的ASSIGNMENT EDIT命令吗？
谢谢啊！

作者: stone133 时间: 2006-6-14 11:54

ASSIGNMENT EDITOR里面有个ASSIGNMENTS/TIMMING SETTINGS命令，他就是设置时序约束的，约束设置保存在.QSF文件中，也可以用文本编辑器打开编辑；

作者: Chill11 时间: 2006-6-14 20:01

谢谢您的关注！
我又把程序里边的最底层的模块SUMMER（加法器）单独调试，发现从输入数据到输出结果都有20多NS的延时，然后按照您的在ASSIGNMENT/TIMMING SETTING的命令下设置TSU、TCO、TPD、TH分别为1、1.5、1.5、2NS时，但是输出结果延时还是这么多，是不是我设置的不对或者不是这样的设置的呢？

作者: Chill11 时间: 2006-6-14 20:07

我做的整体的时序的仿真会不会就是因为这个延时太大导致后面的运算的时间不能保证而出现的时序违背呢？若是该具体怎么处理呢？

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