这段代码描述了一个简易的MCU，但是在Synplicity里面综合时提示clk,rst都没有使用！然后又提示说顶层模块包含的子模块都被裁减掉了？？？因此在RTL视图里只能看到clk,rst的输入，其他什么也没有；然而，在QuartusII5.1里综合后却可以看到完整的RTL视图！可是Technology Map Viewer 里面看到的和Synplify里面一样，都是只有两个输入端！！！这是怎么回事啊！！ 版主和诸位兄弟拿这段代码综合一下，麻烦帮我找找原因，谢谢！！！