“这次14nm测试晶片试产是我们在SOI上运用内建的电介质隔离功能,而在FinFET取得的重大进展。”IBM半导体研发中心副总裁Gary Patton表示:“事实上,Cadence与ARM在设计解决方案上协同作业,将这个以IBM的FinFET技术为基础的测试晶片投入试产。我们仍将继续合作,在14nm以上兑现全空乏型(fully depleted) SOI FinFET装置的卓越功耗、效能与变异性控制的承诺。”
为了成功,工程师们必须要有14nm与FinFET规则台(rule decks)以及更佳的时序分析的支援。这个晶片是运用Cadence Encounter Digital Implementation (EDI)系统而设计实现的,具备运用Cadence Virtuoso工具而设计的ARM 8-track 14nmFinFET标准单元库。EDI系统提供按照以FinFET为基础的14nmDRC规则执行设计实现所需的先进数位功能,并纳入全新GigaOpt最佳化技术,享受FinFET技术所提供的功耗与效能优势。此外,这个解决方案也运用通过生产验正的双重曝光更正设计实现功能。Encounter Power System、Encounter Timing System与Cadence QRC Extraction提供支援14nmFinFET结构的14nm时序与电源signoff功能。