标题: 请教VHDL高手，怎么对时钟进行2/3分频 [打印本页]
作者: ponym@citiz.net 时间: 2003-8-26 09:30
时钟 是2M的时钟，比较低，没办法利用CPLD中的PLL（中心频率是300M以上），所以盼大家多出注意。
作者: boyfly 时间: 2004-5-25 17:54
不知道要求高不高！
你可以用一个高速时钟，将高速时钟每4个脉冲扣一个脉冲，然后用再分频！
如：用32m时钟，每4个脉冲扣一个脉冲，然后16分频就可以产生3/4分频了！
作者: blackwall 时间: 2004-5-25 18:13
可以写程序实现任何分频,不过三分频复杂一点.
作者: boyfly 时间: 2004-5-26 08:47
整数分频一点都不难，我可以给你通用的程序，并且是1:1分频！
不过，如果你对3/4分频后的要求较高，就不好说是不是肯定行了！
要不你用锁相环吧！
压控晶振输出的信号3分频，本地时钟4分频，用处理后两时钟的相位差通过低通滤波器产生控制压控晶振的电压，从而达到同步！
你分别用这两种方法试验一下！第一种比较便宜，第二种会增加成本！
作者: hxxfff 时间: 2004-5-27 21:22
占空比要求不高的话，做一个二位计数器，时钟沿到来时，自加三，第二位输出即可，实现boyfly的扣脉方案。
[此贴子已经被作者于2004-5-27 21:12:14编辑过]
[此贴子已经被作者于2004-5-27 21:22:52编辑过]
作者: ponym@citiz.net 时间: 2004-5-27 23:17 标题: 请教VHDL高手，怎么对时钟进行2/3分频
或者3/4,7/8之类的分频，谢谢！
作者: hxxfff 时间: 2004-5-27 23:17
不好意思，上面这种方法，只可实现3/8分频
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