还是要问版主,我按照你的意思来做,不知道你的意思是不是这样:
twofyima TWO (
.datain(data_out[1:0]),
.dataout[3](en1),
.dataout[2](en2),
.dataout[1](en3),
.dataout[0](en4)
);
我这样做之后总是有一个错误,那就是Expecting(,意思是缺失左括号。我把[]去掉之后出现这样的提示:Duplicate connection to named port dataout,而且我觉得这样也不行,因为它不能确定我到底是哪个和那个相连!
还有一个问题,我将.v和.xco文件放在一起综合,它出现这样的错误:Reference to undefined module sinrom。这个sinrom就是工程中的sinrom.xco,请问版主我该怎么解决?再一次麻烦你了!作者: xishuai 时间: 2006-6-30 20:11
谢谢你解释的这么详细,这个问题已经解决了!基本上是你那个思想,我是用原理图实现,转换成HDL时我看到的代码就跟着差不多了!现在有一个问题是我的的一些引脚怎么约束为一般引脚,也就是不用全局GCKIOB,因为我的一些模块有一些时钟输入(单片机模拟的时序),模块的连接名字是clock,这样的话RTL能通过,但是在MAP的时候综合工具好像自动认为它是全局时钟输入端,告诉我这样:Illegal LOC on IPAD symbol "SCK" or BUFGP symbol "SCK_BUFGP"
(output signal=SCK_BUFGP), IPAD-IBUFG should only be LOCed to GCLKIOB site.
我该怎么将它约束为一般管脚?我加IBUF的时候(就是按照他说的作为全局输入)出了错误,现在想约束为一般管脚,还得麻烦你!作者: stone133 时间: 2006-7-5 09:00