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标题: verilog 一问 [打印本页]

作者: kendny 时间: 2006-6-28 17:10 标题: verilog 一问

有输入clk时钟 ,A,B,C,D四个控制信号，out为输出信号，要求当A,B,C,D四个信号中的任何一个信号由底变高时out=out+50；否则out=out+1，请问用verilog语言如何实现啊？谢谢。（A,B,C,D四个信号随时改变）

作者: kendny 时间: 2006-6-28 22:02

那out=out+1怎么来实现呢，？也就是当A，B ，C，D不变的时候out=out+1？谢谢

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