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标题: 请教高手 [打印本页]

作者: kendny 时间: 2006-6-28 17:13 标题: 请教高手

有输入clk时钟 ,A,B,C,D四个控制信号，out为输出信号，要求当A,B,C,D四个信号中的任何一个信号由底变高时out=out+50；否则out=out+1，请问用verilog语言如何实现啊？谢谢。（A,B,C,D四个信号随时改变）

作者: stone133 时间: 2006-6-28 17:35

用clk监测A,B,C,D的变化，把检测结果相或

作者: dawn-star 时间: 2006-6-28 18:22

看不懂你描述的，
你的意思是，ABCD中任何一个的上升沿，都使out＋50?
那否则out＋1是什么意思？与clk有什么关系？你是想说，否则，每个clk，out都＋1？？

描述的太不清楚了……

作者: kendny 时间: 2006-6-28 21:22

就是如果A，B，C，D 中的任何一个从零变到一时，out=out+50，如果A，B，C，D 值不变或者由一变零，就执行out=out+1，clk是用来控制加一的记数时钟啊

作者: stone133 时间: 2006-6-29 16:25

难道lz +50的操作要50个时钟周期？还是一个时钟周期？

作者: anotherchen 时间: 2006-6-29 17:46

就是说当A/B/C/D的上升沿到来out＝out+50
其余情况都是out＝out+1吧

作者: stone133 时间: 2006-6-30 08:54

我也是像anotherchen一样理解lz的意思的，所以要做的就是检测A/B/C/D的上升沿

作者: kendny 时间: 2006-7-2 13:03

可以怎么说了
那用verlog怎么实现呢
谢谢

作者: stone133 时间: 2006-7-2 19:38

用微分电路就可以了

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