摘要 针对高阶FIR抽取滤波器直接型结构和多相滤波结构中存在乘法器资源使用较多，导致实际系统实现困难的问题，提出了一种适合FPGA实现的高效多相结构。该结构采用分时复用技术，通过提高FPGA工作时钟频率，对降采样后的滤波路数和每一路FIR滤波器中乘积和操作均复用一个乘法器，从而大幅节约了FPGA中乘法器资源的使用。结果表明，针对4096阶滤波器和降采样率为512的实际抽取滤波嚣系统，只需要8个乘法器，且在Xilinx公司VirtexⅣ芯片上能稳定工作在204．8 MHz的时钟频率上。
关键词 抽取滤波器；FPGA；乘法器

    由于具有高集成度、高速、可编程等优点，现场可编程门阵列(Field Programmable Gate Array，FPGA)已经广泛应用于多种高速信号实时处理领域中。抽取滤波作为多速率信号处理中基本运算单元，基于FPGA的FIR抽取滤波器设计和实现是数字下变频、信道化等众多领域中一个重要环节。目前，采用FPGA实现FIR滤波器主要存在的问题是FPGA芯片中乘法器资源较少。在已知硬件FPGA芯片乘法器资源约束条件下，设计更为有效的FIR滤波器实现结构是致力研究的内容。
    目前，Altera和Xilinx公司都提供了可塑性很强的FIR滤波器IP核，只要改动相应的参数设置，就可以应用于不同产品中。然而，在某些对性能和实时性要求较高的场合下，FIR滤波器阶数和FPGA系统工作时钟频率均较高，上述FIR滤波器IP核无法直接使用，甚至无法应用。文中以Xilinx公司VirtexⅣ芯片为硬件平台，针对整数倍FIR抽取滤波器的多相结构特点，提出一种高效FPGA实现结构。该结构能使用很少的乘法器资源完成高阶FIR抽取滤波器，并且工作时钟为输入数据速率，有着良好的稳定性。

1 FIR抽取滤波器的多相结构
    整数D倍抽取滤波器框图如图1所示，对应的输入输出关系为
   
    其中，滤波器h(n1T1)的长度为N；T1和T2分别对应输入序列和输出序列时间间隔，且满足T2=DT1。根据式(1)和式(2)可以得到输出数据速率f2=1／T2为输入数据速率f1=1／T1的1／D，即f2=f1／D。

    利用多相分解第1型式可以将H(z1)分解为
   
    其中，。图2(a)给出了式(3)所示的抽取滤波器多相结构。

   相对图1所示的直接实现结构，图2(b)所示的高效实现结构具有如下两个特点：(1)各支路滤波器输入信号速率为原输入信号速率的1／D，从而可以使得各支路滤波器工作在较低的速率上。(2)各支路滤波器系数个数为原滤波器系数个数的1／D。因此，相比图1，图2(b)所示的滤波器结构具有更高的运算效率。