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标题: ISPDesign EXPERT系统编程出错 [打印本页]

作者: rtm 时间: 2006-7-12 10:08 标题: ISPDesign EXPERT系统编程出错

各位大虾，我用的是ISPDesign EXPERT系统，用原理图波形仿真没问题，但是用VHDL语言输入则怎么也综合不了，提示 Error output EDIF file YUFEIMEN.edi
Error executing Synplicity VHDL/Verilog HDL Synthesizer
不知什么原因，在ISPDesign EXPERT系统下能不能有提示程序那个地方出错？
新手请各位指点！

作者: FINGU-RF 时间: 2006-7-18 15:53

不太清楚，环境和你的不一样，帮不了你！

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